１ ＭＡＸ５８６５的工作原理
图１所示为ＭＡＸ５８６５内部结构原理框图，其中，ＡＤＣ采用七级、全差分、流水线结构，可以在低功耗下进行高速转换。每半个时钟周期对输入信号进行一次采样。包括输出锁存延时在内，通道Ｉ的总延迟时间为５个时钟周期，而通道Ｑ则为５．５个时钟周期，图２给出了ＡＤＣ时钟、模拟输入以及相应输出数据之间的时序关系。ＡＤＣ的满量程模拟输入范围为ＶＲＥＦ，共模输入范围为ＶＤＤ／２±０．２Ｖ。ＶＲＥＦ为ＶＲＥＦＰ与ＶＲＥＦＮ之差。由于ＭＡＸ５８６５中的ＡＤＣ前端带有宽带Ｔ／Ｈ放大器，因此，ＡＤＣ能够跟踪并采样／保持高频模拟输入?＞奈魁斯特频率?。使用时可以通过差分方式或单端方式驱动两路ＡＤＣ输入?ＩＡ＋? ＱＡ＋? ＩＡ－与ＱＡ－?。为了获得最佳性能，应该使ＩＡ＋与ＩＡ－以及ＱＡ＋与ＱＡ－间的阻抗相匹配，并将共模电压设定为电源电压的一半?ＶＤＤ／２?。ＡＤＣ数字逻辑输出ＤＡ０～ＤＡ７的逻辑电平由ＯＶＤＤ决定，ＯＶＤＤ的取值范围为１．８Ｖ至ＶＤＤ，输出编码为偏移二进制码。数字输出ＤＡ０～ＤＡ７的容性负载必须尽可能低?＜１５ｐＦ?，以避免大的数字电流反馈到ＭＡＸ５８６５的模拟部分而降低系统的动态性能。通过数字输出端的缓冲器可将其与大的容性负载相隔离。而在数字输出端靠近ＭＡＸ５８６５的地方串联一个１００Ω电阻，则有助于改善ＡＤＣ性能。
ＭＡＸ５８６５的１０位ＤＡＣ可以工作在高达４０ＭＨｚ的时钟速率下，两路ＤＡＣ的数字输入ＤＤ０～ＤＤ９将复用１０位总线。电压基准决定了数据转换器的满量程输出。ＤＡＣ采用电流阵列技术，用１ｍＡ?１．０２４Ｖ基准下?满量程输出电流驱动４００Ω内部电阻可得到±４００ｍＶ的满量程差分输出电压。而采用差分输出设计时，将模拟输出偏置在１．４Ｖ共模电压，则可驱动输入阻抗大于７０ｋΩ的差分输入级，从而简化ＲＦ正交上变频器与模拟前端电路的接口。ＲＦ上变频器需要１．３Ｖ至１．５Ｖ的共模偏压，内部直流共模偏压在保持每个发送ＤＡＣ整个动态范围的同时可以省去分立的电平偏移设置电阻，而且不需要编码发生器产生电平偏移。图２（ｂ）给出了时钟、输入数据与模拟输出之间的时序关系。一般情况下，Ｉ通道数据?ＩＤ?在时钟信号的下降沿锁存，Ｑ通道数据?ＱＤ?则在时钟信号的上升沿锁存。Ｉ与Ｑ通道的输出同时在时钟信号的下一个上升沿被刷新。
３线串口可用来控制ＭＡＸ５８６５的工作模式。上电时，首先必须通过编程使ＭＡＸ５８６５工作在所希望的模式下。利用３线串口对器件编程可以使器件工作在关断、空闲、待机、Ｒｘ、Ｔｘ或Ｘｃｖｒ模式下，同时可由一个８位数据寄存器来设置工作模式，并可在所有六种模式下使串口均保持有效。在关断模式下，ＭＡＸ５８６５的模拟电路均被关断，ＡＤＣ的数字输出被置为三态模式，从而最大限度地降低了功耗；而空闲模式时，只有基准与时钟分配电路上电，所有其它功能电路均被关断，ＡＤＣ输出被强制为高阻态。而在待机状态下，只有ＡＤＣ基准上电，器件的其它功能电路均关断，流水线ＡＤＣ亦被关断，ＤＡ０～ＤＡ７为高阻态。
图2
２ ＭＡＸ５８６５的典型应用
ＭＡＸ５８６５能以ＦＤＤ或ＴＤＤ模式工作在各种不同的应用中?如在ＷＣＤＭＡ－３ＧＰＰ ?ＦＤＤ?与４Ｇ技术的ＦＤＤ应用中工作于Ｘｃｖｒ模式，或在ＴＤ－ＳＣＤＭＡ、ＷＣＤＭＡ－３ＧＰＰ?ＴＤＤ?、ＩＥＥＥ８０２．１１ａ／ｂ／ｇ及ＩＥＥＥ ８０２．１６等ＴＤＤ应用中在Ｔｘ与Ｒｘ模式间切换等。在ＦＤＤ模式下，ＡＤＣ和ＤＡＣ可同时工作，且当ｆＣＬＫ 为 ４０ＭＨｚ时，消耗的功率为７５．６ｍＷ。实际上，ＡＤＣ总线与ＤＡＣ总线是分开的，并与数字基带处理器通过１８位（８位ＡＤＣ与１０位ＤＡＣ）并行总线进行连接。而在ＴＤＤ模式下，ＡＤＣ与ＤＡＣ交替工作，ＡＤＣ与ＤＡＣ总线共享，它们一起构成１０位并行总线连到数字基带处理器，并可通过３线串行接口选择Ｒｘ模式以启用ＡＤＣ或选择Ｔｘ模式启用ＤＡＣ。由于在Ｒｘ模式下，ＤＡＣ内核被禁用而不能发送；而Ｔｘ模式下，ＡＤＣ总线为高阻态，从而消除了杂散辐射，同时也避免总线冲突。在ＴＤＤ模式下，当ｆＣＬＫ为４０ＭＨｚ时，Ｒｘ模式下的功耗为６３ｍＷ，Ｔｘ模式下的ＤＡＣ功耗为３８．４ｍＷ。
图３所示是ＭＡＸ５８６５工作在ＴＤＤ模式的应用电路，该方案提供了完整的８０２．１１ｂ射频前端解决方案。由于ＭＡＸ５８６５的ＤＡＣ采用共模电压为１．４Ｖ的全差分模拟输出，而ＡＤＣ具有较宽的输入共模范围，可以直接与ＲＦ收发器接口，因此可省去电平转换电路所需要的分立元件和放大器。同时，由于内部产生共模电压免除了编码发生器的电平偏移或由电阻电平偏移引起的衰减，ＤＡＣ保持了全动态范围。ＭＡＸ５８６５的ＡＤＣ具有１ＶＰ－Ｐ满量程范围，可接受ＶＤＤ／２ ?±２００ｍＶ?的输入共模电平。由于可以省去分立的增益放大器与电平转换元件，因此简化了ＲＦ正交解调器与ＡＤＣ之间的模拟接口。
３ 设计注意事项
３．１ 系统时钟输入(ＣＬＫ)
ＭＡＸ５８６５芯片的ＡＤＣ与ＤＡＣ共享同一ＣＬＫ输入，该输入接受由ＯＶＤＤ设定的ＣＭＯＳ兼容信号电平，范围为１．８Ｖ至ＶＤＤ。由于器件的级间转换取决于外部时钟上升沿和下降沿的重复性，因此，设计时应采用具有低抖动、快速上升和下降（＜２ｎｓ）的时钟。特别是在时钟信号的上升沿进行采样时，其上升沿的抖动更应尽可能地低。任何明显的时钟抖动都会影响片上ＡＤＣ的ＳＮＲ性能。
实际上，欠采样应用对时钟抖动的要求更严格，由于此时有可能将时钟输入作为模拟输入对待，因此，布线时应避开任何模拟输入或其它数字信号线。ＭＡＸ５８６５的时钟输入工作在ＯＶＤＤ／２电压阈值下，能接受５０％±１５％的占空比。
３．２ 基准配置
ＭＡＸ５８６５内部具有精密的１．０２４Ｖ内部带隙基准，该基准可在整个电源供电范围与温度范围内保持稳定。在内部基准模式下，ＲＥＦＩＮ接ＶＤＤ时的ＶＲＥＦ是由内部产生的０．５１２Ｖ。ＣＯＭ、ＲＥＦＰ、ＲＥＦＮ均为低阻输出，电压分别为ＶＣＯＭ＝ＶＤＤ／２、ＶＲＥＦＰ＝ＶＤＤ／２＋ＶＲＥＦ／２、ＶＲＥＦＮ＝ＶＤＤ／２－ＶＲＥＦ／２。分别用０．３３μＦ电容作为ＲＥＦＰ、ＲＥＦＮ与ＣＯＭ引脚的旁路电容，并用０．１μＦ电容将ＲＥＦＩＮ旁路到ＧＮＤ。
在外部基准模式下，在ＲＥＦＩＮ引脚一般应施加１．０２４Ｖ±１０％的电压。该模式下，ＣＯＭ、ＲＥＦＰ与ＲＥＦＮ均为低阻输出，电压分别为ＶＣＯＭ＝ＶＤＤ／２、ＶＲＥＦＰ＝ＶＤＤ／２＋ＶＲＥＦ／４、ＶＲＥＦＮ＝ＶＤＤ／２－ＶＲＥＦ／４。可分别用０．３３μＦ电容作为ＲＥＦＰ、ＲＥＦＮ与ＣＯＭ引脚的旁路电容，并用０．１μＦ电容将ＲＥＦＩＮ旁路到ＧＮＤ。在该模式下，ＤＡＣ的满量程输出电压和共模电压均与外部基准成正比。例如，若ＶＲＥＦＩＮ增加１０％（最大值），则ＤＡＣ的满量程输出电压也增加１０％或达到±４４０ｍＶ，同时共模电压也将增加１０％。
３．３ 输入／输出耦合电路
通常，ＭＡＸ５８６５在全差分输入信号下可提供比单端信号更好的ＳＦＤＲ与ＴＨＤ性能，尤其是在高输入频率的情况下。在差分模式下，当输入?ＩＡ＋、Ｉ-Ａ－、ＱＡ＋、ＱＡ－?对称时，偶次谐波会更低，并且每路ＡＤＣ输入仅需要单端模式信号摆幅的一半。而通过非平衡变压器可为单端信号源至全差分信号的转换提供出色的解决方案，并可获得极佳的ＡＤＣ性能。当然，在没有非平衡变压器的情况下，也可以使用运放来驱动ＭＡＸ５８６５的ＡＤＣ，此时，ＭＡＸＩＭ公司的ＭＡＸ４３５３／ＭＡＸ４４５４等运放便可提供高速、带宽、低噪声与低失真性能，以保持输入信号的完整性。
３．４ 线路板布线
ＭＡＸ５８６５需要采用高速电路布线设计技术，电路布局可以参考ＭＡＸ５８６５评估板数据资料。所有旁路电容应尽可能靠近器件安装，并与器件位于电路板的同侧，同时应该选用表贴器件以减小电感。可用０．１μＦ陶瓷电容与２．２μＦ电容并联，以将ＶＤＤ旁路到ＧＮＤ；也可用０．１μＦ陶瓷电容与２．２μＦ电容并联将ＯＶＤＤ旁路到ＯＧＮＤ；同时分别用０．３３μＦ陶瓷电容将ＲＥＦＰ、ＲＥＦＮ与ＣＯＭ旁路到ＧＮＤ；而用０．１μＦ电容将ＲＥＦＩＮ旁路到ＧＮＤ。
通过具有独立地平面与电源平面层的多层板可以获得最佳的信号完整性。模拟地(ＧＮＤ)与数字输出驱动地(ＯＧＮＤ)应采用独立的地平面，并分别与器件封装上的物理位置相匹配，ＭＡＸ５８６５裸露的背面焊盘接到ＧＮＤ平面，两个地平面应单点相连，以使噪声较大的数字地电流不会影响模拟地平面。两个地平面之间空隙上的一点通常是单点共地的最佳位置，可以用一个低阻值的表贴电阻(１Ω至５Ω)、磁珠或直接短路来完成该连接。如果该地平面与所有噪声较大的数字系统地平面?如后续输出缓冲器或ＤＳＰ地平面?充分隔离，也可以使所有接地引脚共享同一个地平面。此外，高速数字信号布线应远离敏感的模拟信号布线，以确保模拟输入与相应的转换器隔离，减小通道间的串扰。同时应确保所有信号引线尽可能短，并应避免９０°转角。